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高性能FPGA数采系统供电系统浅论

  • 5小时前
  • robdm

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  •       随着FPGA性能越来越强,供电系统就成为系统的一个需要特殊注意点。最近在搞一些JESD204B/C接口通信的东西。发现了一些有意思的点,抛砖引玉,希望同行来交流下。

          在多路 JESD204B/C系统下,时钟树要求有些苛刻。所以对于w88部分就有特殊要求了。

          如图所示,树形结构的每一级都有延迟成分,由固定部分和不确定部分组成。这些延迟可能受外界因素的影响,比如电压和温度变化,以及特定器件工艺变化。这种不精确性会叠加,可能导致ADC和DAC无法 忍受的时序偏差,而高频时需要对其时钟信号进行同步。高速系统所要求的高工作频率意味着苛刻的建立和保持时间。虽然固定延迟可以通过其它方面加以补偿,但不确定性延迟却无法在系统中补偿。因此,我们的目标便是通过某种方式控制不确定性延迟,最小化甚至完全消除其影响。

          所以,我们对于w88要进行同步控制分类。对于PLL、内核、IO需要进行系统分析与设计。确定固定延迟稳定不畸变,最大限度乃至完全消除不确定部分。这样才可以达到ps级别的数采系统要求。

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